摘要：本文描述的用于Flash ADC的电流内插结构，利用了ADC原有结构中电路的特点，在原有结构的基础上，改进了比较器单元，采用内插的方法减少了器件个数，从而节省了芯片面积，降低了芯片功耗。
关键词：Flash ADC；电流内插；比较锁存放大器
A interpolation structure for flash adc
YANG Zhong-tian ZHENG Xue-ren
（The college of telecom, SCUT, Guangzhou , 510640 ,China）
Abstract: An interpolation structure for flash ADC is presented, based on the circuit’s features of Flash ADC’s intrinsic structure. It improves the comparator module, and uses interpolation method to reduce the number of devices. Therefore, it saves on the area of the chip, and reduces the power dissipation of the chip.
Key words: Flash ADC; current interpolation; latch comparator
1引言
模数转换器（ADC）将模拟信号转换为可以方便处理的数字信号，广泛应用于仪表、通讯、信号检测与处理、图像处理和多媒体等领域。几乎所有的与模拟信号相关的电子产品中都需要用到ADC。不同领域对ADC的要求不同，因此ADC的结构也相应不同。一些高速仪表如数字示波器的带宽达到 GHz 量级，需要转换速度极高的模数转换器，通常采用 Flash 结构，或者采用多个流水线结构的转换器，结合时间交织技术来获得高转换速率；多媒体音视频处理需要很高的转换精度来获得优质的声音和图像，因此一般采用∑Δ过采样型的模数转换器或逐次逼近型模数转换器（SAR ADC）；通讯领域的高速模数转换器多采用流水线结构，能够满足几十兆赫的转换速度并且具有较高精度；一些高速仪表如数字示波器的带宽达到GHz量级，因此需要转换速度极高的ADC，Flash ADC又称为全并行ADC，是现有的ADC结构中速度最快的一种，采用双极型工艺的6位Flash ADC的采样频率可以达到2GHz以上。Flash ADC的原理非常简单，而且数字输出与模拟输入之间的间隙时间很短，可以不需要采样保持电路，因此非常适合一些分辨率较低的场合，但是当需要制作高分辨率的ADC时，则Flash ADC需要的比较器数目以2的指数增加，导致面积和功耗都大大增加，因此，Flash ADC的位数一般不能超过8位。
随着数字信号处理技术的不断发展，对将模拟信号转换为数字信号的ADC提出了越来越高的要求，对高速度高分辨率的ADC的需求越来越多，而如何降低高分辨率Flash ADC的功耗和芯片面积成为Flash ADC的瓶颈。
基于上述现有技术中存在的缺陷，本文提出了一种用于Flash ADC的电流内插结构，解决了Flash ADC的精度增加的同时，尽量减少比较器增加的速度，从而降低芯片的功耗和芯片的技术问题。
2总体结构
如图1所示为Flash ADC的结构框图，输入的模拟信号Vin和参考电压Vref经分压电阻网络输出的若干个参考电压输入至比较器阵列，得到的比较值组成温度计码，该温度计码值经编码器得到输出的数字信号data_out。
如图2所示为现有技术Flash ADC所用的比较器单元，一般包含预放大器和锁存器两个核心部分，因此，传统的n位Flash ADC需要与2n个参考电压进行比较，其中除去参考电压0所对应的比较器，则2n-1个比较器需要2n-1个预放大器和2n-1个锁存器，从而实现n位的模拟数字转换。
本文提出的电流内插结构的Flash ADC，是在传统的FLASH ADC的基础上进行改善，其改善的地方在于比较单元，在比较单元中实现了内插编码，电流内插结构的Flash ADC的比较单元结构图如图3所示，其中第一预放大器和第一锁存器组成一个比较器；第二预放大器和第二锁存器组成另一比较器；而第一内插锁存器的输入由第一预放大器和第二预放大器提供，同样得到一个比较器输出；在所述ADC结构中，预放大器、锁存器和内插锁存器按上述方式依次连接，因此，对于n位的ADC，则只需要2n-1个预放大器、2n-1个锁存器和 2n-1-1个内插锁存器，从而将预放大器的数量减少了一半，使ADC的功耗和面积得到大大优化。
3具体电路实现
在高速高精度ADC中，比较器是一个很关键的单元，比较器的数量直接影响了Flash ADC的功耗和面积，因此减少ADC功耗的关键是减少比较器的数量。
3.1预放大比较器
本文描述的预放大比较器的实现如图4所示，PMOS管M3、M4、M5、M6是输入的差分管，输入参考电压为Vr1和Vr1′，输入差分信号VIP和VIN电压的变化转换成NMOS管M7和NMOS管M8电流的变化。
当VIP-VIN > Vr1- Vr1′时，则流入NMOS管M8的电流I8大于流过NMOS管M7的电流I7，即I8 > I7；由于NMOS管M9和M10镜像NMOS管M7的电流，NMOS管M11和M12镜像NMOS管M8的电流，则NMOS管M9的电流IP1、NMOS管M10的电流IP1′、NMOS管M11的电流In1和NMOS管M12的电流In1′满足如下关系式：
IP1=IP1′ > In1=In1′；
反之，若VIP-VIN ＜Vr1- Vr1′时，则：IP1=IP1′ < In1=In1′。
从而将输入差分电压信号VIP和VIN的变化转换为四个NMOS管M9、M10、M11、M12电流的变化。
3.2锁存放大器
本文锁存器和内插锁存器为完全相同的结构，且采用再生放大锁存器。如图5所示为本发明具体实施例所述的再生放大锁存器的电路图，其中，CK1和CK2是两个反相的时钟控制信号，PMOS管M3连接至电流IP和In对应的输入端之间；PMOS管M1和M2；PMOS管M6和M7；NMOS管M10和M11分别构成正反馈的连接；PMOS管M8和M9的电流分别作为RS锁存器的两输入端。
当CK1=0、CK2=1时，PMOS管M3管导通，则两个输入端电流IP和In经M3形成一条通路，同时NMOS管M8和M9关断，锁存器处于采样阶段，锁存器的两输出端Q和保持上一次的数字值；
当CK1=1、CK2=0时，PMOS管M3关断，NMOS管M8和M9导通，PMOS管M1和M2根据输入端电流IP和In的大小翻转，带动RS锁存器翻转并锁存输出，从而将比较结果记录下来。
由于差分电路存在连续性，且放大器的性能具有一致性，即电流是线性变化的，在两个差分输出的预放大器之间，插入一个完全相同的再生放大锁存器，通过所述两个预放大器的差分输出电流，就可以精确的进行内插。
以下参考图3对内插过程作详细说明。设第一预放大器输出的差分电流为IP1、In1和IP1′、In1′；第二预放大器输出的差分电流为IP2、In2和IP2′、In2′，设输入模拟电压为Vi（t），则如图6所示的仿真波形图，设电流In1随时间变化的斜率为k，电流Ip1随时间变化的斜率为A，由输入电压变化图可知，在t1时刻，输入电压Vi（t）与差分参考电压Vr1′相交，在t2时刻，输入电压Vi（t）与差分参考电压 Vr2′相交，因此，第一预放大器的差分输出电流IP1和In1在t1时刻相交，如表达式（1）所示；第二预放大器的差分输出电流IP2和In2在t2时刻相交，如表达式（2）所示。
48+kt1=0+At1（1）
其中等号左边为电流In1随时间变化的表达式，等号右边为电流Ip1随时间变化的表达式。
32+kt2=16+At2 （2）
其中等号左边为电流In2随时间变化的表达式，等号右边为电流Ip2随时间变化的表达式。
将表达式（1）和表达式（2）相加得表达式（3）：
80+k（t1+t2）=16+A（t1+t2）（3）
表达式（3）两边同时除以2，并同时加8可得表达式（4）：
由表达式（4）可知，等式左边为电流In1随时间变化的表达式，等式右边为电流Ip2随时间变化的表达式，而交点正好在t1和t2中点处；由表达式（5）可知，等式左边为电流In2随时间变化的表达式，等式右边为电流IP1随时间变化的表达式，交点也在t1和t2中点处。如图6所示，相应的插值电压位于参考电压Vr1′和Vr2′之间的中点电压，因此，将与电流In1相等的电流In1′和与电流Ip2相等的电流Ip2′输入到第一内插锁存器，或者将与电流IP1相等的电流IP1′ 和与电流In2相等的电流In2′输入至另一内插锁存器，均可以得到一个新的内插值，所述新的内插值代替传统的Flash ADC结构中由内插锁存器和其对应的预放大器串联产生的比较值，从而节省了与内插锁存器串联的预放大器。
4结论
本文利用差分电路的连续性，且放大器的性能具有一致性，即电流是线性变化的，在两个差分输出的预放大器之间，插入一个完全相同的锁存器，从而可以将Flash ADC所需的比较器中预放大器的个数降低近一半，大大减少了芯片面积，降低了功耗，从而改善了Flash ADC由于位数增加时面积增加太大导致的不适用性，扩大了高速Flash ADC的应用范围。
参考文献
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作者简介
杨忠添，华南理工大学电信学院微电子系，06级硕士研究生；
郑学仁，教授，硕士研究生导师，主要研究方向：模拟集成电路设计及数模混合信号电路设计，主要研究高速ADC和DAC。